高性能时钟芯片研究取得进展_科研信息_学术资讯_学术会议网站-学术会议在线-学术会议云

当前位置：首页 >> 学术资讯 >> 科研信息

2026年第四届亚洲机器学习、算法与神经网络国际会议 (MLANN 2026)

2026年第四届亚洲计算机视觉、图像处理与模式识别国际会议(CVIPPR 2026)

2026年第五届网络、通信与信息技术国际会议(CNCIT 2026)

第五届信号处理与通信安全国际学术会议（ICSPCS 2026）

第二届新能源工程、储能与微电网技术国际学术会议（NESMT 2026）

第五届艺术设计与数字化技术国际学术会议 (ADDT 2026)

第十一届机电控制技术与交通运输国际学术会议（ICECTT 2026）

第二届大数据、物联网与智慧交通国际学术会议（BDIT 2026）

2026年智能机器人与控制技术国际会议（CIRCT 2026）

第二届大数据、人工智能与数字经济国际学术会议（BDAIE 2026）

第七届IEEE人工智能与机电自动化国际学术会议（IEEE-AIEA 2026）

2026年传感器技术、自动化与智能制造国际会议（STAIM 2026）

第三届智慧教育与计算机技术国际学术会议暨十三届第四期“麓峰”交叉科学论坛 (IECT 2026)

第六届先进算法与信号、图像处理国际学术会议（AASIP 2026）

第二届算法、机器学习、图像处理国际学术会议（AMLIP 2026）

第三届计算机应用与计算机图形学国际学术会议（CACG 2026）

2026年机械自动化与智能控制国际学术会议（IC-MAIC2026）

2026年智能医学与图像计算国际会议 (IMIC 2026)

2026年IEEE计算机通信、信息系统与网络安全国际会议(CCISC 2026)

2026年IEEE第二届电力与可持续能源技术国际会议(PSETC 2026)

高性能时钟芯片研究取得进展

2025/12/17

文章导读

你是否想过，未来高速通信的“心跳”将由一颗微小芯片精准掌控？面对5.5G乃至6G对时钟抖动的极致要求，传统方案正逼近极限。中科院微电子所与清华大学联手破局，首创双边沿乒乓亚采样锁相环架构，巧妙利用时钟双沿实现等效倍频，一举打破环路带宽、噪声与杂散难以兼顾的设计困局。搭配高效谐波整形技术，芯片在22.4–25.6GHz高频下实现低于18mW功耗与50fs级抖动，抖动—功耗优值达−254dB以下，性能国际领先。这项突破将为下一代高速通信提供核心时钟支撑。

— 内容由好学术AI分析文章内容生成，仅供参考。

5.5G/6G无线通信技术的迭代演进及下一代串行接口向更高传输速率突破，对毫米波本振时钟抖动性能提出了更严苛的要求。亚采样锁相环凭借其高鉴相增益的优势，成为低抖动时钟芯片的主流解决方案，但仍面临挑战。

中国科学院微电子研究所与清华大学合作，提出双边沿乒乓亚采样锁相环架构。该架构同时利用参考时钟的上升沿与下降沿，实现了参考频率的等效倍频，解决了传统亚采样锁相环在环路带宽、带内相位噪声与参考杂散之间存在的设计折衷难题。团队还提出高功率与面积效率的注入锁定缓冲器方案，该结构在高效提取振荡器二次谐波的同时能够实现谐波整形，降低了锁相环带外相位噪声。

基于上述两种技术，团队采用65nm CMOS工艺设计了一款K波段锁相环时钟芯片，输出频率覆盖22.4GHz至25.6GHz，整体功耗低于18mW，RMS积分抖动优于50fs，其抖动—功耗优值达到−254dB以下。

相关研究成果在线发表在《IEEE固态电路学报》（IEEE Journal of Solid-State Circuits）上。研究工作得到国家自然科学基金的支持。